Тайванська компанія готується збільшувати розміри складних чипів і у майбутньому запропонує технологію виробництва величезних мікросхем у рамках єдиної кремнієвої пластини. TSMC вже має великий досвід у виробництві складних чипів. Звичайні кристали обмежені площею близько 800 мм², але завдяки технології упаковки чипів CoWoS (Chip-on-Wafer-on-Substrate) можна об'єднувати кілька кристалів у межах одного великого пристрою.
Сучасна технологія CoWoS дозволяє створювати інтерпозер для складних чипів площею до 2831 мм². І вже є замовники, які наближаються до граничної площі. Зокрема, йдеться про потужні прискорювачі обчислень, включно з AMD Instinct MI300X та Nvidia B200. Такі пристрої використовують величезні логічні чиплети та кілька стеків пам'яті HBM3/HBM3E. А оскільки сфера ШІ найближчими роками продовжить бурхливо розвиватися, то необхідність у складних великогабаритних чипах зросте.
На технологічному симпозіумі TSMC компанія розкрила плани щодо вдосконалення технології CoWoS. Наступне покоління технології упаковки CoWoS-L дебютує у 2026 році. З її допомогою загальну площу чипа можна буде збільшити у 5,5 раза відносно розміру літографічної маски для окремого кристала. Це дозволить розмістити до 12 стеків пам'яті HBM та використовувати підкладку розмірами до 100x100 мм. Прогнозується, що це дозволить збільшити продуктивність нових чипів у 3,5 раза. А до 2027 року компанія вийде на пристрої із підкладкою розмірами 120x120 мм.
Подальший розвиток цього напрямку забезпечить технологія упаковки SoW (Sytem on Wafer), яка пропонує створювати складні чипи у рамках єдиної кремнієвої пластини. Це дозволить випускати справді гігантські чипи з неймовірним обчислювальним потенціалом.
Щось подібне дуже створюється в обмежених масштабах. Нещодавно ми писали про спеціалізований процесор Cerebras WSE-3 з 900 тисячами ядер, який виконаний на єдиній кремнієвій пластині.
Джерело:
Anandtech